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USB slave fifo固件程序

USB  slave fifo固件程序...
  汇编语言        ASM     

Cypress CY7C68013 USB上位机程序参考设计

TUsb_read.rar - 用VC开发的实现CY7C68013USB读取的界面,非常简单!欢迎下载。谢谢大家的支持。...
  界面开发        C++     

cy68013 数据采集源代码

cy68013 数据采集,开发工具是VS2010,利用MFC面向对象使用双线程采集数据绘图! 上位机通讯API是根据光放的CYAPI写的,很有参考价值,所有的fucntion都是手码的,多多支持!...
  视频处理        C++     

fifo的IP核的调用和仿真

fifo的IP的调用在我们的项目中能够缩短设计周期,省去了编写代码的复杂过程,也省去了调试程序的复杂程度和代码的复杂程度。这个小小的简单的fifo的IP核的调用能够让大家更清晰明了的理解fifo的工作原理和IP核调用的方法。...
  Verilog      Verilog     

DE2_115_TV开发板例程,含SDRAM及异步fifo应用

DE2_115_TV开发板例程,含SDRAM及异步fifo应用: 通过协调器控制2入2出共4个fifo操作SDRAM...
  Verilog      Verilog     

ahb_slave 在先进的单片机总线体系结构

AHB 总线从控响应由总线主控在系统内发起的转让。从控使用HSELx从解码器的选择信号来确定当应对总线转换。所有其他信号所需的传输,如地址和控制信息,将会生成由总线主控。...
  Verilog      Verilog     

同步fifo的C++实现

与硬件实现作对比,可以在路由算法里实现数据的收发。简单的建模模型,确是很有帮助。 文件:fifo.H,fifo.CPP,MAIN.CPP...
  其他项目        C++     

同步fifo的状态机实现

简单状态机描述的同步fifo,包括读写计数器,空满标志位的控制。可实现顺序读写数据,包括测试文件,仿真结果正确。 filelist:fifo.v,fifo_test.v...
  Verilog      Verilog     

AXI slave verilog 代码

自己写的 AXI slaver  verilog code,希望带给大家一些启示...
  Verilog      Verilog     

I2C slave AND I2C Master

里面包含I2C slave以及I2C Master,并且包含仿真程序以及波形文件,本人看了一下,特别好理解...
  Verilog      Verilog     

aynchronous fifo 项目

先入先出 (fifo) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据,甚至不相关的时钟频率。双时钟 fifo 是一个更复杂的函数,可提供高速数据缓冲对于异步时...
  Verilog      Verilog     

AXI协议的slave的verilog实现

AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不...
  Verilog      Verilog     

C 的网络编程实例 (minissh, webget, nfc, netlink, net-fifo)

许多网络编程的编程示例: minissh, webget, nfc, netlink, etc......
  TCP/IP协议        C     

fifo页面置换算法

×fifo页面置换算法 例如:进程P有5个页,进程访问页的顺序为:1,2,3,4,1,2,5,1,2,3,4,5;如果在内存中分配给该进程3个页面,则缺页情况...
  Windows开发        C++     

fx2 slave fifo FPGA source code

Hi. Here's fx2 slave fifo FPGA source code...
  图像处理        C     

8051 slave UART C 代码

接收到的数据通过 UART 通信是在 SBUF 寄存器...
  嵌入式系统        C     

先进先出单独的时钟

它是一个正常的 fifo 编程代码。读和写时钟哪里不同对于写作过程阅读过程单独指针使用和用于控制这两个过程 3 附加指针1 指针为写指针控制其他读取的指针控制usedptr1 (第 1 次附加指针) 将递增的值写入进程和 usedptr2(第 2...
  VHDL      VHDL     

IEC 870-5-101 大师 & 奴隶模拟器

一种解决方案包含两个 VC + + 项目 (MS Visual studio 2008): IECMaster-模拟器的 IEC 870-5-101 通信协议在主模式下, IECslave-在主从模式相同。 Modbus-Modbus 通讯协议库源 (使用低级别 COM 端口例程) 一些共享-共享这两...
  通信        C++     

异步fifo

这是一个异步的fifo模块,还有5个部分,比较器,写满读空状态标志,和一个RAM模块,是编写一些大型程序的基础模块。谢谢大家,期望大家能够用得着...
  Verilog      Verilog     

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